حلقه های قفل شونده در فاز تمام دیجیتال

مدار های pll با نقش دنبال کننده فرکانس یک بلوک مهم در فرستنده-گیرنده ها هستند و در مدار های مجتمع با نقش تولید کلاک محلی، کلاک مناسب را برای بلوک های ترتیبی ارائه می دهند. یک pll باید توان پایینی مصرف کند، در عین حال نویز فاز بسیار پایینی داشته باشد و در مقابل نویز تغذیه و نویز محیط، پایدار باشد. طراحی pll های آنالوگ در مدار مجتمع cmos مشکل است. از اینرو adpll ها با مزیت های زیادی که نسبت به pll های آنالوگ دارند، بسیار مناسب هستند. مدار های adpll به طور معمول در دو ساختار ارائه می شوند: 1- adpll با تقسیم کننده در مسیر فیدبک و آشکار ساز فاز 2- adpll با شمارنده و tdc در مسیر فیدبک. در این پایان نامه روی هر دو ساختار کار می شود. در هر دو ساختار ابتدا طراحی سیستمی شرح داده می شود و سپس بلوک های موجود، در سطح گیت و ترانزیستور تشریح می شوند. در ساختار اول تمرکز بر روی آشکار ساز فاز و نوسان ساز است. در این بخش یک آشکار ساز فاز و فرکانس جدید با خصوصیت متمایز کردن اختلاف فاز و اختلاف فرکانس در خروجی و همچنین یک نوسان ساز که توسط ولتاژ بالک کنترل می شود، ارائه می شود. خصوصیت نوسان ساز، مصرف توان پایین و مکانیسم کنترل ساده است. در بخش دوم روی بلوک tdc و شمارنده دو ایده برای کاهش توان مصرفی ارائه می شود. در هر دو از کنترل کلاک برای کاهش توان مصرفی استفاده می شود. همچنین در dco بکار گرفته شده با استفاده از ولتاژ بالک، نیاز به خازن های بزرگ را برطرف کرده و توان مصرفی را با این روش کاهش دادیم. هر دو ساختار ارائه داده شده در نرم افزار hspice شبیه سازی شده و نتایج بدست آمده بیان شده اند.